VHDL-Forum

Gast · Erstellt: 23.05.06, 21:28 Betreff: Unterschied zwischen Prozee

Hallo,

ich mache grade meine ersten Anfänge mit VHDL und möchte ein
zustandgesteuertes D Latch nach machen.

Folgende paar Zeilen hab ich:

Status: process (Clk)
begin
if (Clk'event and Clk = '1') then
Q <= D;
end if;
end process Status;

Kill: process (Reset)
begin
if(Reset = '0') then
Q <= '0';
end if;
end process Kill;

-- process (Clk, Reset)
-- begin
-- if ( Reset = '0') then
-- Q <= '0';
-- elsif ( Clk'event and Clk = '1') then
-- Q <= D;
-- end if;
-- end process;

Um den Rücksetzer zu testen, habe ich das Cls Signal di eganze Zeit auf
0 gesetzt und D auch. Nach zwei Takten kommt ein 0 Signal bei Reset,
welches sonst immer 1 ist.

Nutze ich die auskommentierte Funktion, so funktioniert es, nutze ich
aber die beiden nicht auskommentierten Funktionen, so liegt auf Q die
ganze zeit ein unbekannter Zustand.

Kann mir jemand sagen, wieso ich ein so seltsames verhalten habe?

Bin über jede Antwort dankbar.

Tim

Alex · Neuling Beiträge: 8

Hallo Tim,

bei der Variante mit den 2 Prozessen schreibst Du aus beiden
Prozessen auf das selbe Signal. Das macht für Dein Beispiel keinen
Sinn. Du treibst damit 2 Signale gegeneinander, und das Ergebnis
ist X.
Die Variante mit einem Prozess ist ok, so sollte man ein D-FF
beschreiben.

---

Ich vermute mal, dass Du Q als std_logic definiert hast. Ist vom
Prinzip her aus Sicht von VHDL zulässig und wird meist verwendet,
wenn man Tridtate-Busse beschreiben möchte. std_logic ist resolved.
Verwende einfach mal std_ulogic oder bit, dann würde Dir der
VHDL-Compiler auch eine entsprechende Fehlermeldung bringen.

Gruss,

Alex

Tim · Gast

Hi Alex,

danke für die Antwort. Klappt jetzt auch

TIM