VHDL-Forum

Oliver · Gast

Hallo,
ich habe ein einfachen Zähler programmiert für eine Testbench. Sie ist für eine 4 Bit Logik.
Problem: bei der Simulator zeigt nur „xxxx“ an. Code wird ohne Errors kompiliert. Ich nutze Peak FPGA

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
-- USE ieee.std_logic_arith.all; geht auch nicht

entity STIMULUS is
port ( STIM_OUT : out std_logic_vector (5 downto 1));

begin
end STIMULUS;

architecture STIMULUS_ARCH of STIMULUS is
signal STIM_OUT_SIG: std_logic_vector (5 downto 1);
signal CLK: std_logic;

begin

process
begin
wait for 10ns;
STIM_OUT_SIG <= STIM_OUT_SIG + 1;

end process;

STIM_OUT <= STIM_OUT_SIG ;

end STIMULUS_ARCH;

vielen Dank im Voraus!!!!!!!!!

Alex · Neuling Beiträge: 8

Hi Oliver,

hier fehlt die Initialisierung. Std_Logic ist per default immer 'x'.

Für die Simulation wäre das ok:

signal STIM_OUT_SIG: std_logic_vector (5 downto 1) := (OTHERS => '0');

Besser ist aber, nen Reset zu verwenden (und nen clock, der
dann den Prozess mit dem Zähler triggert ...

Gruss,

Alex

Oliver · Gast

Vielen vielen Dank. Hat mir weitergeholfen.

xGCFx · Stammgast Beiträge: 33 Ort: Dresden

Ein Tip:
statt

USE ieee.std_logic_unsigned.all;
-- USE ieee.std_logic_arith.all; geht auch nicht

lieber die

USE ieee.numeric_std.all;

Bibliothek benutzen, weil die ist wirklich vom IEEE standardisiert, die anderen 2 sind je nach Hersteller des Simulators/Compilers unter Umständen verschieden implementiert.