VHDL-Forum

Chris · Gast

Komme nicht weiter, kann mir jemand helfen?
Irgendwas stimmt noch nicht ganz.

Hier der Code:

ENTITY f1 IS
port (a,b: in std_logic; y: out std_logic);
END f1;

ARCHITECTURE behave OF f1 IS
signal s_tmp1: std_logic;
s_tmp<= b;
begin
s_tmp<=a;
Prozess1: process (s_tmp1)
variable v_tmp: std_logic;
begin
v_tmp:= s_tmp1;
end Prozess1;
y<= v_tmp;
END behave;

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Was soll der Code denn machen?

Grusse,

Michael

PletzerC · Neuling Beiträge: 5

Erstmal währe es wirklich hilfreich wenn du kurz beschreiben könntest, was der code machen loss

--ich bin ein Komentar!!!!

(mit -- kanst du ein Komentar dazuschreiben[wie // in c,c++ oder ' in basic])
aber egal

diese ratschläge sind von jemanden, der seit 3 tagen mit VHDL arbeitet- also bitte nicht alles glauben

was du meiner meinung nach falsch gemacht hast ist
1) s_tmp ist nirgendwo deklariert (wirst warscheinlich s_tmp1 meinen)
2) end Prozess1; gibts nicht-> das heist nur end Process;
->damit wird einfach der Prozess beendet egal wie der heist.
3) ich hab dein code mal geladen, modifiziert und umgeschrieben, das er correct ist-> ob funktionalität stimmt, weiß ich nicht, da ich ja nicht weiß was es tun soll.

Hier der correcte Code:

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

ENTITY f1 IS
port (a,b: in std_logic;
y: out std_logic);
END f1;

ARCHITECTURE behave OF f1 IS
signal s_tmp1: std_logic;
begin

Prozess1: process (s_tmp1)
variable v_tmp: std_logic;
begin

s_tmp1 <= b;
s_tmp1<=a;
v_tmp:= s_tmp1;
y<= v_tmp;
end Process;
END behave;

Aja und noch einen Tipp möchte ich dir geben Variablen,Signale und Ports nicht so aussagekräftig mit a,b,y... benennen

auch ein Prozess, architecture... könnte einen "vernünftigen Namen bekommen"

, hilft sehr bei der übersichtlichkeit wenn dein code. mal größer werden sollte- gewöhn es dir wirklich an!!!!!!!!!!!!!!
Wenn du mir eine e-mail adresse gibst, kann ich dir auch noch eine gute einführung senden- wenns interessiert.