VHDL-Forum

Dr. Faustus · Administrator Beiträge: 107

Hallö,

Du hast folgendes gemacht:

----------------------------------------------------------------------------------------------------------------
state<="1111";
werk: process (fastclk, rese, state, cy, q, enable, di)
begin
if ( fastclk='1' and fastclk'event)then

if state="1111" and rese='1' then state <= "0000";
else state <= "1111";
end if;

if cy='0'and state="0000" then state <= "0001";
end if;

if cy='1'and state="0000" then state<= "0010";
end if;

if q='0' and state="0010"then state <= "0011";
end if;

if q='1' and state="0010" then state<="0000";
end if;

if enable='1' and cy='0' and state="0011" then state <= "0100";
end if;

if enable='Z' and state="0011" then state<="0000";
end if;

if cy='1' and state="0100" then state <= "0101";
end if;

if di='0' and state="0101" then state <= "0110";
end if;

if di='1' and state="0101" then state<="0000";
end if;

if state="0110" then state <= "0111";
end if;
end if;
end process werk;

Du weisst dem Signal "sate" eien wert innerhalb und ausserhalb eines processes einen Wert zu. Das ist VERBOTEN : Multisource.

Weiterhin schreiben die componeten "test" und "daten" gleichzeitig auf die Signale b c d e. Auch das ist verboten: Multisource

Ausßerdem solltest Du wie schon erwähnt den package kram weglassen. Das macht man nicht, und außerdem geht es glaube ich auch nicht eine entity innerhalb eines packages zu declarieren.

Ändere bitte sachen und schicke mir die files erneut zu.

Kannst auch meine priv. email nutzen. siehe Mitgliederdaten

Gruesse,

Michael