VHDL-Forum

Dr. Faustus · Administrator Beiträge: 107

Hallo,

wenn das ganze jetzt funktioniert, ist das ja schon mal gut.

Hier noch einige Tipps zum Coding-Style:

folgendes :
if ( fastclk='1' and fastclk'event)then
sollte so gemacht werden:
if rising_edge(fastclk) then

der "werk" process ist im Prinzip eine STATE Machine. Er sollte dann auch so beschrieben werden.
Du solltest Dir ansehen wie man State-Machines in VHDL codiert.

Es ist zu empfehlen:
port map (rese, cy, takt, q, dout, ain);
so zu schreieben
port map (rese => ....,
cy => .....,
takt => .....,
....
);

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elsif cy ='0'and slclk'event and slclk='0' then

Hier sollte cy aus der clock beschreibung des FF rausgenommen werden (extra beschreiben)

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Der process übergabe erzeugt ein latch - latches solten vermieden werden - nur getacktete processe

ok - das wars deke ich.

noch viel spass

Michael