VHDL-Forum

Dr. Faustus · Administrator Beiträge: 107

Hast Du die portdeclerationen vom Adressschieberegister geändert?

Hier die componentendecleration:

component Adressschieberegister
port(r: in std_logic;
intclk: in std_logic; --Takt von 500kHz--
cy:out std_logic; --freigabe des adressschieberegister--
clk:in std_logic;
--reset:in std_logic; --manuelles Rücksetzen des Adress-FlipFlops--
q: out std_logic;
dout:out std_logic_vector (7 downto 0); --Adress-Schieberegisterausgang--
din: in std_logic);
end component;

Hier die entity :

entity Adressschieberegister is
port(r: in std_logic;
--intclk: in std_logic; --Takt von 500kHz--
cy:in std_logic; --freigabe des adressschieberegister--
clk:in std_logic;
--reset:in std_logic; --manuelles Rücksetzen des Adress-FlipFlops--
q: out std_logic;
dout:out std_logic_vector (7 downto 0); --Adress-Schieberegisterausgang--
din: in std_logic);

end Adressschieberegister;

Das passt nicht.

Gruesse,

Michael