VHDL-Forum

Sebastian · Erstellt: 29.10.06, 10:38 Betreff: VHDL Testbench auswerten

Hallo zusammen,

habe eine ziemlich komplizierte Frage.
Ich muss fürs Studium so was ähnlich wie einen Vhdl Parser bauen.
Ich habe immer eine VHDL Testbench und muss aus dieser die Eingänge und Ausgänge extrahieren.

Da in dieser Testbench den Eingängen Signale (zu bestimmten Zeitpunkten) zugeordnet werden müssen diese auch extrahiert werden.

Das ganze soll dann in eine Textdatei, die ungefähr so aussehen soll:

Input1: {1,0ns}{0,23ns}{1,154ns}....
.
.
.

Nun meine Frage: kann ich mit Modelsim oder Webpack sowas in der Richtung bewerkstelligen, bzw. was hat es mit dieser Do-Datei aus Modelsim auf sich. Wie kann ich dieses Do-File aus einer Testbench erstellen.

Wie gesagt ich habe nur eine Testbench, was damit getestet werden soll steht nicht fest!

Wäre super wenn mir hier jemand weiterhelfen könnte, oder mir irgend ne Anregung geben kann.

Gruß
Basti