VHDL-Forum

John-eric · Erstellt: 11.04.04, 19:38 Betreff: Re: monoflop in vhdl

macht nichts wegen der verspätung.
das ist ja fast das gleiche.
ich denke das:
"falling_edge(clk)" gleichbedeutend mit "clk='0' and clk'event" ist. also fallende flanke, oder?
mein problem ist aber immer noch da. oder nicht?
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if d_in='1' then
teiler <= 4000000 - 1;
tick <= true;
else
teiler <= teiler - 1;
end if;
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so lange ich "d_in" auf "high" lege, wird der "teiler" bei jeder fallenden flanke mit "4000000-1" geladen. ich bräucht aber "d_in='1' and d_in'event" also die steigende flanke von d_in.
ich hab das jetzt mal so geschrieben wie ich das verstehe. konnte das jetzt noch nicht ausprobieren, da ich keinen internet anschluß habe.
testen werde ich das aber trotzdem morgen früh.
trotzdem danke.
john-eric