signal teiler : integer range 0 to 4000000 - 1; signal tick : boolean;
begin
monoflop_prozess: process (clk, rst, teiler, tick) begin if falling_edge(clk) then if d_in='1' then teiler <= 4000000 - 1; tick <= true; else teiler <= teiler - 1; end if; -- end d_in
if teiler = 0 or rst ='1' then tick <= false; end if; -- end teiler
if tick then led <= '1'; else led <= '0'; end if; -- end tick
end if; -- end clk end process monoflop_prozess;
end rtl;
Sorry für die Verzögerung!
Gruesse,
Michael ----- Original Message ----- From: John-Eric To: Sent: Monday, April 05, 2004 9:49 PM Subject: Re: monoflop in vhdl
so hab ich dir geschickt. für andere vielleicht auch mal: (hier ist meine ausgangslage) ------------------------------ architecture rtl of monoflop is
signal teiler : integer range 0 to 4000000 - 1; signal tick : boolean; begin
monoflop_prozess: process (clk, rst, teiler, tick) begin if clk='1' and clk'event then if d_in='1' then teiler <= 4000000 - 1; tick <= true; else teiler <= teiler - 1; end if; -- end d_in end if; -- end clk
if teiler = 0 or rst ='1' then tick <= false; end if; -- end teiler
if tick then led <= '1'; else led <= '0'; end if; -- end tick
end process monoflop_prozess;
end rtl; ------------------------------ funktioniert super, bloß das, dass signal "d_in" nicht auf der lh-flanke reagiert. sondern auf die hl-flanke. john-eric
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