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Autor Beitrag
Hannes
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Beiträge: 3

New PostErstellt: 09.01.07, 20:06     Betreff: STD_LOGIC: type 'z' Antwort mit Zitat  

Zum Glück in die Zukunft II - (Limit...
Hallo!

Ich versuche gerade, ein VHDL SPI-Interface auf meinem Xilinx Spartan3 Starter-Kit-Board zum laufen zu bringen. Ich arbeite mit ISE. In der Behavioral-Simulation funktioniert auch alles super, in der Post-Route-Simulation springen 2 Signale nach der Initialisierung mit dem Wert '1' plötzlich auf 'z'.
Weiß von euch vielleicht jemand, woran das liegen könnte? Vielleicht gibt es ja Standardfehler, die zu so einem Ergebnis führen?
Ich brauche das SPI-Interface für meine Arbeit an der Uni und habe es ziemlich eilig, es wäre also super nett, wenn Ihr alle kräftig antwortet! Vielen Dank schon mal im voraus,
Hannes!

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