VHDL-Forum

DaMicha · Stammgast Beiträge: 27

Hallo Ontos.

Ich arbeite zwar nicht mit Quartus aber ich denke, das Verzögern von Signalen sollte funktionieren.

Probiere mal folgendes aus:


f <= x1 after 10 ns;
f2 <= x2 after 20 ns;

Das sollte eigentlich funktionieren.

Vielleicht noch als Info. Der after Befehl sollte nur in Testbenches benutzt werden, da er nicht synthetisierbar ist.
In der Regel wird er vom Synthetisierer ignoriert.
In der Behavorial Simulation solltest Du die Verzögerungen sehen und in den Post-Translate, Post-Map und Post-Route Simulationen nicht mehr. Dort siehst Du dann die Gatter- und Routing-Verzögerungen (liegen im unteren ns Bereich).

Gruß DaMicha.