VHDL-Forum

Steve · Registrierter Benutzer Beiträge: 2

Interressant! Ich mach sowas ähnliches gerade als Diplomarbeit!

Du kannst den Takt mit einer PLL generieren. Dafür gibt es schon fertige Bausteine (Cores). In deinem Starmenü von Windows findest du bei Xilinx einen Core-Generator. Nach dem Anlegen eines Projektes findest du in der Rubrik "FPGA Features" den Baustein "Single DCM". Daraus konfigurierst du deine PLL ( Du musst als AUsgang CLKFX verwenden, nur dieser kann angepasst werden). Du bekommst daraus dann ne verilog oder vhdl Datei die du nur noch einbinden musst.

Bin gespannt ob das klappt, denn 100 MHZ sind schon heftig mit den Signallaufzeiten usw...

Gruß,
Steve