VHDL-Forum

Gast · Erstellt: 24.11.09, 19:38 Betreff: Re: bitvector?

Bzgl. bit_vector'(x1, x2, x3, x4):
Das ist eine sogenannte qualified expression.
Damit legt man den Typen des Ausdrucks explizit fest, also die Case-Variable, die dann als bit_vector definiert wird.

Bzgl. bit_vector und std_logic_vector:
Naja, bit ist 0/1, std_logic ist UX01ZWLH-, also insgesammt 9 mögliche Werte. Und davon dann halt die Vectoren.

Mehrwertlogik verwendet man dann, wenn Werte z.B. auch Tristate sein können, oder per Pull Up/Down auf H oder L sein können. Ausserdem kann man dort X darstellen, und ein std_logic-Signal ist default 'U', während bit default '0' ist. In der Simulation macht das dann schon nen Unterschied (Beim bit sieht man nicht, wenn der Wert nicht initialisiert oderresetted wird).

Am besten mal ein gutes VHDL-Buch kaufen oder im INet nach einschlägigen Tutorials suchen. Ist einiges an gutem Material verfügbar.