VHDL-Forum

Stefan · Gast

hallo habe folgendes problem:

ENTITY ab IS
PORT(
a, b: IN STD_LOGIC;
c: BUFFER INTEGER
);
END ab;

ARCHITECTURE cd OF ab IS
BEGIN
p1: PROCESS( a,b )
BEGIN
IF RISING_EDGE(a) THEN
c <= 41;
ELSE IF RISING_EDG(b)THEN
c <= c - 1;
END IF;
END IF;
END PROCESS p1;
END cd;

bekomme immer fehlermeldungen weil in beiden IF's auf die variable c gexchrieben wird! jemand ne idee was ich da machen kann??