VHDL-Forum

xGCFx · Stammgast Beiträge: 33

Mhm, so richtig versteh ich das mit dem init-Signal nicht. Entweder es ist ein Setz-oder Rücksetzsignal. Ausserdem, wie ist das gemeint, am Anfang der Simulation? Wenn, dann geht das immer, nicht nur am Anfang.

Naja, hier mal ein flankengesteuertes D-FF mit synchronen Reset:

library IEEE;
use ieee.std_logic_1164.all;

entity D_FF is
port(clk: in std_logic;
reset: in std_logic;
d: in std_logic;
q: out std_logic);
end D_FF;

architecture Verhalten of D_FF is

begin

process(clk)
begin
if clk'event and clk = '1' then
if reset = '1' then
q <= '0' after 10 ns;
else
q <= d after 10 ns;
end if;
end if;
end process;

end Verhalten;