VHDL-Forum

vhdl_student · Gast

Hallo Leute,

ich bin absoluter Anfänger und möchte ein NOR-Element mit den Eingängen A und B erstellen. Leider klappt es nicht, aber ich finde den Fehler nicht:

Hier der Quellcode. Hoffe, mir kann jemand weiterhelfen:

library ieee;
use ieee.std_logic_1164.all;

entity nor2 is

port (
A, B: in std_logic;
Y: out std_logic
);

end entity nor2;

architecture behavior of nor2 is

begin
main: process(A,B) is

begin
Y <= A nor B;

end process main;

end architecture behavior