VHDL-Forum

timo · Gast

Hallo
zuerst entschuldige meine Deutsch ;-)
Ich habe enie Problem mit VHDL. Mein Boss in der Arbeit will, dass ich muss einen Ursprungskode schreiben, aber jetzt weiss ich nicht was solle ich machen. Heir ist eni Bild zum Ursprungskode. [IMG]http://img137.imageshack.us/img137/7541/vhdlwz0.th.jpg[/IMG]

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity Comparator is
port(
CLK: IN std_logic;
RST: IN std_logic;
DATA: IN std_logic_vector(6 downto 0);

CNT: OUT std_logic_vector(2 downto 0)
);
end entity Comparator;

architecture Comparator_arch of Comparator is

-- hier schreibe ich inner impuls. Ich habe nur eins.
signal pre: std_logic_vector(6 downto 0);

---------------------------------------------------------

begin

-- Hier ich soll schreiben Ursprungskode für Komparator
cmp_proc: process(data, pre)
begin
end process cmp_proc;

-- Hier ich soll schreiben Ursprungskode für REgister
reg_proc: process(CLK, RST)
begin
end process reg_proc;

-- Hier ich soll schreiben Ursprungskode für Zähler
cnt_proc: process(CLK, RST)
begin
end process cnt_proc;

end architecture Comparator_arch;