VHDL-Forum

rambiz · Registrierter Benutzer Beiträge: 1

hi leute,
ich benuetze im moment activeVHDL version 3.1 .
dort habe ich ein einfaches inputsignal ueber
simulators>similator type>formula
folgendermassen definiert:
0 10000,1 20000 -r 20000
also das soll ein alternierendes sinal mit einer periodendauer von 20 nanosekunden(20000 femptosekunden) sein aber...
wenn ich die simulation laufen lasse, bleibt das signal fuer die ersten 10 ns undefiniert(U) und danach ist es wieder richtig. warum?
aehnlich wenn ich ein signal mit:
0 20000,1 40000 -r 40000
deklariere, bleibt es fuer 20 ns undefiniert erstmal.
kann jemand mir helfen, bitte?

P.S. etwaige sprachfehler bitte entschuldigen und auch korrigieren bitte, denn bin kein muttersprachler und will mich in meinem deutsch auch verbessern.

Gast · Erstellt: 02.04.08, 02:57 Betreff: Re: warum sind die signale zuerst undefiniert

hi alle,
es hat sich erledigt leute und zwar:
0 10000,1 20000 -r 20000
heisst: das signal wird erst am 10 ns gleich null gesetzt und nicht von null sekunden bis 10 ns usw und sofort.
sprich die erste zahl ist der wert des signals und die zwote zahl gibt die anfangszeit an und nicht wie ich dachte die endzeit.

gruss