VHDL-Forum

Rick · Erstellt: 23.02.07, 14:17 Betreff: Re: case Anweisung

Hi Sofien,

ich erhalte diese Fehlermeldung auch, wenn die Bitbreite des Vektors über eine Konstante definiert wird.

Beispiel:
constant AD_MSB_MAIN: integer := 4;
constant AD_LSB: integer := 2;
signal vFpgaCheckAddr: std_logic_vector(AD_MSB_MAIN downto AD_LSB)
...
case vFpgaCheckAddr is
...

Wenn ich aber vFpgaCheckAddr als std_logic_vector(4 downto 2) definiere, dann gibts keine Probleme im Modelsim. Modelsim scheint wahrscheinlich nicht so recht mit Konstanten oder offenen Vektorgrenzen umgehen zu können

Versuche mal Dein Glück, indem Du Deine Vektorgrenzen fest eingibst für n:

function CATANH(n: std_logic_vector(31 downto 0))...

Gruß

Rick