VHDL-Forum

std_logic_vector to integer · Gast

timein : in std_logic_vector(5 downto 0); -- im Port-Body
signal y2: integer range 0 to 63; -- vor Beginn des Codes innerhalb der architecture
y2 <= conv_integer(timein);

Kann mir einer sagen, warum ich hier folgenden Fehler bekomme?
Error (10405): VHDL error at cnt_stunden.vhd(51): can't determine type of object at or near identifier "conv_integer" -- found 0 possible types

Includes:
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;

Wie bekomme ich den Standard-Logic-Vector in eine Integer-Zahl konvertiert, um mit ihr weiter arbeiten zu können?

Gast · Erstellt: 07.06.10, 15:09 Betreff: Re: ichbins

Lt. Google ...

The function provided by the std_logic_arith library can't convert a std_logic_vector to an integer because it is impossible to determine if it represents an unsigned or signed value. Functions that do this are included in the std_logic_unsigned and std_logic_signed libraries.

D.h. musst du anderst schreiben. Vielleicht hilft das ja weiter.